三星电子社长金奇南（Kinam Kim）2月23日在半导体电路技术国际学会“2015 IEEE International Solid-State Circuits Conference（ISSCC）”上发表主题演讲，介绍了最近半导体微细化技术的动向以及及三星电子的相关开发情况。
演讲题目为“Silicon Technologies and Solutions for The Data-driven World”。The Data-driven World是指大数据及IoT（物联网）的数据在互联网中占支配地位的世界。金奇南引用思科系统（CiscoSystems）的预测称：“2014年时全球人口为72亿，而接入互联网的事物已达到约为其两倍的144亿个，2020年将增至500亿个。”
随着接入终端的增加，通信量及所需的信号处理量也必然会增加。因此，作为其支撑力量的半导体技术也要有大的进步。于是，金奇南谈到了今后半导体技术的发展。他给出的结论是“到5nm都没有根本性的技术困难，进一步的微细化也有可能实现”。
金奇南首先介绍了元件研发阶段的试制事例，他举的例子是，三星已确认栅极长度为3.8nm的FinFET的工作情况。关于在半导体量产中使用的曝光技术的分辨率，金奇南称，“通过组合使用EUV和四次图形曝光技术，可实现3.25nm的分辨率”。他表示，光刻胶技术虽然目前停留在8nm水平，但面向EUV技术的光刻胶材料正在开发之中，因此有望实现进一步的微细化。
三星在半导体元件方面的技术可大致分为逻辑、DRAM、NAND闪存三类。逻辑元件方面，该公司在2015年1月刚刚开始量产14nm工艺的FinFET。虽然在FinFET方面能够将微细化推进至近7nm的水平，但金奇南称，“7nm以后GAA（Gate All Around）技术及沟道FET等将成为主流”。
将超过100层的三维V-NAND芯片纳入视野内
而在DRAM方面，三星目前处于20nm工艺阶段，不过今后能达到10nm左右。从NAND看，“如果目前的Planar NAND技术进一步微细化，那么与元件周围的电容耦合等就会急速增大”，这样一来，在10nm水平下微细化将逐渐走向极限。不过在GAA技术中，Vertical NAND（V-NAND）是一项与周围的电容耦合较小的技术，有望使三维封装实现高密度化及多值化。实际上，三维V-NAND的多层化在2013年已达到24层，2014年达到了32层。“2015年将超过40层，将来还能开发出超过100层的1Tbit三维V-NAND芯片”。
此外，金奇南还谈到了图形传感器的像素微细化，称最近利用“ISOCELL”技术开发出了像素间距为1.1μm的图形传感器。ISOCELL是一项通过在RGB子像素间设置屏障来防止串扰及漏光的技术。金奇南自信地表示，三星将抢在索尼之前，开发继索尼背面照射技术之后的新一代技术。